單項(xiàng)選擇題

Verilog語言與C語言的區(qū)別，不正確的描述是（）

A.Verilog語言可實(shí)現(xiàn)并行計(jì)算，C語言只是串行計(jì)算；
B.Verilog語言可以描述電路結(jié)構(gòu)，C語言僅僅描述算法；
C.Verilog語言源于C語言，包括它的邏輯和延遲；
D.Verilog語言可以編寫測試向量進(jìn)行仿真和測試。

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單項(xiàng)選擇題

關(guān)于函數(shù)的描述下列說法不正確的是（）

A.函數(shù)定義中不能包含任何時(shí)序控制語句；
B.函數(shù)至少有一個(gè)輸入，包含任何輸出或雙向端口；
C.函數(shù)只返回一個(gè)數(shù)據(jù)，其缺省為reg類型；
D.函數(shù)不能調(diào)用任務(wù)，但任務(wù)可以調(diào)用函數(shù)。

單項(xiàng)選擇題

關(guān)于過程塊以及過程賦值描述中，下列正確的是（）

A.在過程賦值語句中表達(dá)式左邊的信號(hào)一定是寄存器類型
B.過程塊中的語句一定是可綜合的
C.在過程塊中，使用過程賦值語句給wire賦值不會(huì)產(chǎn)生錯(cuò)誤
D.過程塊中時(shí)序控制的種類有簡單延遲、邊沿敏感和電平敏感

Verilog語言與C語言的區(qū)別，不正確的描述是（）

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關(guān)于函數(shù)的描述下列說法不正確的是（）

關(guān)于過程塊以及過程賦值描述中，下列正確的是（）

Verilog語言與C語言的區(qū)別，不正確的描述是（）

關(guān)于過程塊以及過程賦值描述中，下列正確的是（）