試使用 Verilog HDL 設(shè)計一個 10 進制計數(shù)器,規(guī)定模塊定義為 modulecount10(out,clr,clk),其中 clk 為時鐘輸入,clr 為同步清零輸入,低電平有效,out 為計數(shù)器輸出。 (1) 寫出 10 進制計數(shù)器 Verilog HDL 設(shè)計程序并注釋; (2) 寫出 10 進制計數(shù)器 Verilog HDL 測試文件并注釋;