問答題

以下程序段是某個過程對應(yīng)的MIPS指令序列,其功能為復(fù)制一個存儲塊數(shù)據(jù)到另一個存儲塊中,存儲塊中每個數(shù)據(jù)的類型為float,源數(shù)據(jù)塊和目的數(shù)據(jù)塊的首地址分別存放在$a0和$a1中,復(fù)制的數(shù)據(jù)個數(shù)存放在$v0中,作為返回參數(shù)返回給調(diào)用過程。在復(fù)制過程中遇到0則停止,最后一個0也需要復(fù)制,但不被計數(shù)。已知程序段中有多個Bug,請找出它們并修改。


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如果N=100,采用指令取消技術(shù)后,在程序執(zhí)行過程中,能夠節(jié)省多少個指令周期?

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在編號分別為0,1,2,……,9的16個處理器之間,要求按下列配對通信:(B、1),(8、2),(7、D),(6、C),(E、4),(A、0),(9、3),(5、F)。試選擇所用互連網(wǎng)絡(luò)類型、控制方式,并畫出該互連網(wǎng)絡(luò)的拓撲結(jié)構(gòu)和各級的交換開關(guān)狀態(tài)圖。

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畫出其中一組的邏輯圖。

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寫出N=8的蝶式置換的互連函數(shù),如采用Omega網(wǎng)絡(luò),則需幾次通過才能完成此變換?畫出Omega網(wǎng)絡(luò)實現(xiàn)此變換的控制狀態(tài)圖。

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若對數(shù)字0~9和空格采用二進制編碼,試設(shè)計編碼平均長度最短的編碼。

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有一個16KB4路組相聯(lián)Cache的32位微處理器,假定該Cache的塊為4個32位的字。主存地址為ABCDE8F8的單元在Cache中的什么位置。

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假設(shè)在3000次訪存中,第一級Cache不命中110次,第二級Cache不命中55次。試問:在這種情況下,該Cache系統(tǒng)的局部不命中率和全局不命中率各是多少?

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按最優(yōu)調(diào)度策略連續(xù)輸入8個任務(wù)時,流水線的實際吞吐率是多少?

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如果一條指令的執(zhí)行過程分解為“取指令”和“分析”兩個階段,并采用兩級流水線。為了采用指令取消技術(shù),請修改上面的程序。

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