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填空題

VHDL的結(jié)構(gòu)體用來(lái)描述設(shè)計(jì)實(shí)體的（）或（），它由VHDL語(yǔ)句構(gòu)成，是外界看不到的部分。

答案：邏輯結(jié)構(gòu)；邏輯功能

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VHDL的實(shí)體聲明部分指定了設(shè)計(jì)單元的（）或（），它是設(shè)計(jì)實(shí)體對(duì)外的一個(gè)通信界面，是外界可以看到的部分。

答案：輸入/輸出端口；引腳

VHDL的實(shí)體由（）部分和（）組成。

答案：實(shí)體聲明；結(jié)構(gòu)體

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