單項(xiàng)選擇題

在Verilog HDL中，連續(xù)賦值語(yǔ)句的“=”號(hào)兩邊的變量都應(yīng)該是（）。

A.wire
B.register
C.wire或register
D.integer

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單項(xiàng)選擇題

在Verilog HDL中，連續(xù)賦值語(yǔ)句的關(guān)鍵字是（）。

A.assign
B.ASSIGN
C.Assign
D.以上均可

單項(xiàng)選擇題

在Verilog HDL的設(shè)計(jì)模塊中，最常用的寄存器型變量是（）型變量。

A.reg
B.nets
C.reg或nets
D.integer

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<th id="w6ooq"><menu id="w6ooq"></menu></th>

<samp id="w6ooq"><tbody id="w6ooq"></tbody></samp>

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