你可能感興趣的試題

單項(xiàng)選擇題

大規(guī)模可編程器件主要有FPGA、CPLD兩類，其中CPLD通過(guò)（）實(shí)現(xiàn)其邏輯功能。

A.可編程乘積項(xiàng)邏輯
B.查找表（LUT）
C.輸入緩沖
D.輸出緩沖

單項(xiàng)選擇題

綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對(duì)綜合的描述中，（）是錯(cuò)誤的。

A.綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過(guò)程。
B.綜合就是將電路的高級(jí)語(yǔ)言轉(zhuǎn)化成低級(jí)的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件。
C.為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束。
D.綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過(guò)程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）。

電子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）下列方法中（）不屬于面積優(yōu)化。

你可能感興趣的試題

大規(guī)模可編程器件主要有FPGA、CPLD兩類，其中CPLD通過(guò)（）實(shí)現(xiàn)其邏輯功能。

綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對(duì)綜合的描述中，（）是錯(cuò)誤的。

電子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）下列方法中（）不屬于面積優(yōu)化。

大規(guī)模可編程器件主要有FPGA、CPLD兩類，其中CPLD通過(guò)（）實(shí)現(xiàn)其邏輯功能。

綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對(duì)綜合的描述中，（）是錯(cuò)誤的。