你可能感興趣的試題

問答題
【簡答題】BLOCKING和NONBLOCKING賦值的區(qū)別是什么？
答案：非阻塞賦值：塊內(nèi)的賦值語句同時賦值，一般用在時序電路描述中；
阻塞賦值：完成該賦值語句后才能做下一句的操作，一...
問答題
【簡答題】DSP和通用處理器在結(jié)構(gòu)上有什么不同？
答案：與通用處理器相比，DSP屬于專用處理器，它是為了實現(xiàn)實時數(shù)字信號處理而專門設(shè)計的。在結(jié)構(gòu)上，DSP一般采用哈佛結(jié)構(gòu)，即數(shù)...
問答題
【簡答題】Cache的主要作用是什么，它與Buffer有何區(qū)別？
答案：Cache即是高速緩沖存儲器，Cache是一個高速小容量的臨時存儲器，可以用高速的靜態(tài)存儲器芯片實現(xiàn)，或者集成到CPU芯...
問答題
【簡答題】用filp-flop和logic-gate設(shè)計一個1位加法器，輸入carryin和current-stage，輸出carryout和next-stage.
答案：考設(shè)計具有輸入輸出緩沖功能的加法器，這樣理解的話，題目做起來很簡單，只要將輸入和輸出各加一個觸發(fā)器作為數(shù)據(jù)鎖存器即可，也...
問答題
【簡答題】latch與register的區(qū)別，為什么現(xiàn)在多用register？
答案：行為級描述中l(wèi)atch如何產(chǎn)生的latch是電平觸發(fā)，register是邊沿觸發(fā)，register在同一時鐘邊沿觸發(fā)下動...
問答題
【簡答題】LATCH和DFF的概念和區(qū)別是什么？
答案：D觸發(fā)器是指由時鐘邊沿觸發(fā)的存儲器單元，鎖存器指一個由信號而不是時鐘控制的電平敏感的設(shè)備
鎖存器通過鎖存信號控...
問答題
【論述題】簡述latch和filp-flop的異同。
答案：觸發(fā)器：能夠存儲一位二值信號的基本單元電路統(tǒng)稱為“觸發(fā)器”。
鎖存器：一位觸發(fā)器只能傳...
問答題
【簡答題】繪圖題：用邏輯門畫出D觸發(fā)器。
答案：
問答題
【論述題】說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點。
答案：靜態(tài)時序分析是采用窮盡分析方法來提取出整個電路存在的所有時序路徑，計算信號在這些路徑上的傳播延時，檢查信號的建立和保持時...
問答題
【論述題】給出某個一般時序電路的圖，有Tsetup、Tdelay、Tck->q，還有clock的delay，寫出決定最大時鐘的因素，同時給出表達式。
答案：T+Tclkdealy>Tsetup+Tco+Tdelay；
Thold>Tclkdelay+Tco+Tdel...

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【簡答題】PCI總線的含義是什么，PCI總線的主要特點是什么？

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【簡答題】LATCH和DFF的概念和區(qū)別是什么？

【論述題】簡述latch和filp-flop的異同。

【簡答題】繪圖題：用邏輯門畫出D觸發(fā)器。

【論述題】說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點。

【論述題】給出某個一般時序電路的圖，有Tsetup、Tdelay、Tck->q，還有clock的delay，寫出決定最大時鐘的因素，同時給出表達式。

【簡答題】PCI總線的含義是什么，PCI總線的主要特點是什么？

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【簡答題】用filp-flop和logic-gate設(shè)計一個1位加法器，輸入carryin和current-stage，輸出carryout和next-stage.

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【簡答題】LATCH和DFF的概念和區(qū)別是什么？

【論述題】簡述latch和filp-flop的異同。

【簡答題】繪圖題：用邏輯門畫出D觸發(fā)器。

【論述題】說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點。

【論述題】給出某個一般時序電路的圖，有Tsetup、Tdelay、Tck->q，還有clock的delay，寫出決定最大時鐘的因素，同時給出表達式。

【簡答題】PCI總線的含義是什么，PCI總線的主要特點是什么？

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【簡答題】Cache的主要作用是什么，它與Buffer有何區(qū)別？

【簡答題】用filp-flop和logic-gate設(shè)計一個1位加法器，輸入carryin和current-stage，輸出carryout和next-stage.

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【簡答題】LATCH和DFF的概念和區(qū)別是什么？

【論述題】簡述latch和filp-flop的異同。

【簡答題】繪圖題：用邏輯門畫出D觸發(fā)器。

【論述題】說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點。

【論述題】給出某個一般時序電路的圖，有Tsetup、Tdelay、Tck->q，還有clock的delay，寫出決定最大時鐘的因素，同時給出表達式。