半加器的程序如下，補(bǔ)全程序。

使用Verilog語言設(shè)計一個脈沖發(fā)生器。

設(shè)計一個異步清零D觸發(fā)器。

利用賦值語句設(shè)計組合邏輯的3‐8譯碼器設(shè)計程序如下，補(bǔ)全程序。

補(bǔ)充完整下面D觸發(fā)器的程序代碼。

利用verilog語言設(shè)計一個1/2分頻器。

設(shè)計一個帶使能的3-8譯碼器，使能信號en為高電平時真值表如下。

觸發(fā)器設(shè)計程序如下，補(bǔ)全程序。

編寫一個帶預(yù)置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號如下圖所示。

設(shè)計一個順序脈沖。