補充完整下面D觸發(fā)器的程序代碼。

利用賦值語句設(shè)計組合邏輯的3‐8譯碼器設(shè)計程序如下，補全程序。

設(shè)計一個有清零、使能、裝載功能的四位十進(jìn)制減1計數(shù)器。清零低有效，使能、裝載高有效。功能優(yōu)先級為清零>裝載>使能。

設(shè)計一個四位全加器。

編寫一個4位的全加器。（輸入兩個加數(shù)a、b；和sum；進(jìn)位輸入cin；進(jìn)位輸出cout）。

設(shè)計一個帶復(fù)位端且對輸入時鐘clk進(jìn)行二分頻模塊，設(shè)計要求：復(fù)位信號為同步、高電平有效，時鐘的下降沿觸發(fā)。

利用verilog語言設(shè)計一個1/2分頻器。

編寫一個帶預(yù)置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號如下圖所示。

觸發(fā)器設(shè)計程序如下，補全程序。

設(shè)計一個順序脈沖。