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電平異步時(shí)序邏輯電路中各反饋回路之間的競爭是由于狀態(tài)編碼引起的。
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電平異步時(shí)序邏輯電路不允許兩個(gè)或兩個(gè)以上的輸入同時(shí)為1。
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如果一個(gè)時(shí)序邏輯電路中的存儲元件受統(tǒng)一時(shí)鐘信號控制,則屬于同步時(shí)序邏輯電路。
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