A.IB1增大，VCE1增大
B.IB1增大，VCE1減小
C.IB1減小，VCE1增大
D.IB1減小，VCE1減小
您可能感興趣的試卷
你可能感興趣的試題
A.電壓檔次
B.電流檔次
C.管腳排列
D.封裝形式
A.穩(wěn)壓系數(shù)大，輸出電阻小
B.穩(wěn)壓系數(shù)大，輸出電阻大
C.穩(wěn)壓系數(shù)小，輸出電阻小
D.穩(wěn)壓系數(shù)小，輸出電阻大
A.提供偏流
B.僅為限流
C.僅為穩(wěn)壓
D.兼有限流和穩(wěn)壓
A.不變
B.減小
C.增大
D.不定
A.單管放大器
B.多級(jí)阻容耦合放大器
C.多級(jí)直耦放大器
D.差分放大器或集成運(yùn)放
最新試題
在對(duì)數(shù)字鐘計(jì)時(shí)、校時(shí)模塊進(jìn)行仿真時(shí)，設(shè)秒信號(hào)的周期為10ns，若要觀察24時(shí)制計(jì)數(shù)是否正確，那么在復(fù)位信號(hào)無(wú)效，計(jì)時(shí)使能信號(hào)有效的情況下，仿真需運(yùn)行多長(zhǎng)時(shí)間？（）
?CG放大器的性能描述合理的是（）。
可以通過(guò)新增以下哪些類型文件添加ChipScope調(diào)試IP核？（）
?TTL或非門組成的邏輯電路如圖所示，當(dāng)輸入為以下哪種狀態(tài)時(shí)會(huì)出現(xiàn)冒險(xiǎn)現(xiàn)象？（）
CD放大器具有較（）的輸入電阻和較（）的輸出電阻。?????
?verilogHDL中已經(jīng)預(yù)先定義了的門級(jí)原型的符號(hào)有（）。
現(xiàn)在定義了一個(gè)1位的加法器addbit（ci，a，b，co，sum），模塊的結(jié)果用表達(dá)式表示為{co，sub}=a+b+ci，其中a，b為兩個(gè)加數(shù)，ci為來(lái)自低位的進(jìn)位，sum為和，co為向高位的進(jìn)位，如果以此1位加法器構(gòu)建四位加法器，同時(shí)定義頂層模塊中的端口信號(hào)和中間變量的定義：下面通過(guò)層次調(diào)用的方式進(jìn)行邏輯實(shí)現(xiàn)中的表達(dá)式正確的是（）。
MOSFET做放大器，要想正常工作只需用電路提供合理的偏置使其工作在飽和區(qū)即可。???
假設(shè)NEMOSFET已工作在飽和區(qū)，若uDS繼續(xù)增大時(shí)，溝道夾斷點(diǎn)向漏極移動(dòng)。
?MOSFET源極漏極間的長(zhǎng)度L越大，溝道長(zhǎng)度調(diào)制效應(yīng)越明顯。???