填空題

FPGA/CPLD設(shè)計(jì)流程為:原理圖/HDL文本輸入→()→綜合→適配→()→編程下載→硬件測(cè)試。

答案: 功能仿真;時(shí)序仿真
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Verilog HDL常用兩大數(shù)據(jù)類(lèi)型:()、()。

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