以下哪個MOS放大器組態(tài)結(jié)構(gòu)最適合用在電壓信號處理系統(tǒng)的最后一級？?（）

?6位7段數(shù)碼管動態(tài)顯示模塊如圖，要求人眼看到所有數(shù)碼管同時顯示各自對應的數(shù)字，控制數(shù)碼管位選信號的動態(tài)掃描時鐘信號頻率約為多少？（）

?數(shù)字頻率計采用4個數(shù)字的BCD碼計數(shù)器，若采樣時間0.01s，那么它能夠測量的最大頻率是多少？（）

?在verilogHDL的數(shù)字表達方式用，和十進制數(shù)127表示的數(shù)字相同的表達方式有（）。

?verilog語法中，間隔符號主要包括（）。

可以通過新增以下哪些類型文件添加ChipScope調(diào)試IP核？（）

?在使用verilog描述一個二選一的數(shù)據(jù)選擇器時，使用一條語句來進行描述assign out1=（sel &b）∣（~sel &a），這條語句對應的是（）。

在對數(shù)字鐘計時、校時模塊進行仿真時，設秒信號的周期為10ns，若要觀察24時制計數(shù)是否正確，那么在復位信號無效，計時使能信號有效的情況下，仿真需運行多長時間？（）

?某次電路實驗中，一同學按如下電路圖連接電路，完成實驗。其中D0，D1端為輸入端，S0與S1為輸出端。在實驗過程中，該同學觀測到輸出端S0，S1端輸出電平分別為邏輯高電平，邏輯低電平。請問此刻電路輸入端D0，D1電平可能分別為（）。

?verilogHDL中已經(jīng)預先定義了的門級原型的符號有（）。