最新試題
利用verilog語言設計一個1/2分頻器。
題型:問答題
利用賦值語句設計組合邏輯的3‐8譯碼器設計程序如下,補全程序。
題型:問答題
設計一個有清零、使能、裝載功能的四位十進制減1計數(shù)器。清零低有效,使能、裝載高有效。功能優(yōu)先級為清零>裝載>使能。
題型:問答題
用Veriog描述帶清零端的4位寄存器。
題型:問答題
編寫一個4位的全加器。(輸入兩個加數(shù)a、b;和sum;進位輸入cin;進位輸出cout)。
題型:問答題
設計一個帶復位端且對輸入時鐘clk進行二分頻模塊,設計要求:復位信號為同步、高電平有效,時鐘的下降沿觸發(fā)。
題型:問答題
利用Verilog語言設計一位半加法器。輸入信號:被加數(shù)a;加數(shù)b;輸出信號:和數(shù)sum;進位count。
題型:問答題
設計一個觸發(fā)器。
題型:問答題
使用case語句實現(xiàn)四選一多路選擇器。
題型:問答題
使用verilog設計一個七段數(shù)碼管譯碼器。
題型:問答題