8-3編碼器的真值表如下表所示，完成整個(gè)程序的編寫。

設(shè)計(jì)一個(gè)D觸發(fā)器。

下面是一個(gè)三態(tài)門的程序，其中使能端為en，低電平時(shí)，三態(tài)門屬于高阻狀態(tài)。請(qǐng)把缺少的部分補(bǔ)充完整。

設(shè)計(jì)一個(gè)8位計(jì)數(shù)器。

設(shè)計(jì)一帶異步復(fù)位端、異步置數(shù)段（低電平有效）的四位加法計(jì)數(shù)器，時(shí)鐘clk上升沿有效），復(fù)位信號(hào)clr，置數(shù)信號(hào)load、輸入數(shù)據(jù)data、輸出qout。

設(shè)計(jì)一個(gè)帶使能的3-8譯碼器，使能信號(hào)en為高電平時(shí)真值表如下。

利用verilog語(yǔ)言設(shè)計(jì)一個(gè)1/2分頻器。

補(bǔ)充完整下面D觸發(fā)器的程序代碼。

設(shè)計(jì)一個(gè)異步清零D觸發(fā)器。

用Veriog描述帶清零端的4位寄存器。