問(wèn)答題利用verilogHDL語(yǔ)言描述單向總線(xiàn)緩沖器。
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2.問(wèn)答題利用verilogHDL語(yǔ)言描述二輸入與非門(mén)。
3.問(wèn)答題利用verilogHDL語(yǔ)言描述D觸發(fā)器。
4.問(wèn)答題利用verilogHDL語(yǔ)言描述4位乘法器。
5.問(wèn)答題設(shè)計(jì)一個(gè)數(shù)據(jù)選擇器程序。
最新試題
如下圖，并根據(jù)時(shí)間狀態(tài)圖把程序補(bǔ)充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數(shù)據(jù)。
題型：?jiǎn)柎痤}
使用Verilog語(yǔ)言設(shè)計(jì)一個(gè)脈沖發(fā)生器。
題型：?jiǎn)柎痤}
半加器的程序如下，補(bǔ)全程序。
題型：?jiǎn)柎痤}
同步D觸發(fā)器的程序如下，補(bǔ)全程序。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)帶復(fù)位端且對(duì)輸入時(shí)鐘clk進(jìn)行二分頻模塊，設(shè)計(jì)要求：復(fù)位信號(hào)為同步、高電平有效，時(shí)鐘的下降沿觸發(fā)。
題型：?jiǎn)柎痤}
設(shè)計(jì)一奇偶校驗(yàn)位生成電路，輸入八位總線(xiàn)信號(hào)bus，輸出及校驗(yàn)位odd，偶校驗(yàn)位even。
題型：?jiǎn)柎痤}
用Veriog描述帶清零端的4位寄存器。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)帶使能的3-8譯碼器，使能信號(hào)en為高電平時(shí)真值表如下。
題型：?jiǎn)柎痤}
觸發(fā)器設(shè)計(jì)程序如下，補(bǔ)全程序。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)順序脈沖。
題型：?jiǎn)柎痤}