問(wèn)答題設(shè)計(jì)一奇偶校驗(yàn)位生成電路，輸入八位總線信號(hào)bus，輸出及校驗(yàn)位odd，偶校驗(yàn)位even。
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最新試題
四位全加器程序如下，補(bǔ)全程序。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)同步清零D觸發(fā)器。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)順序脈沖。
題型：?jiǎn)柎痤}
用Veriog描述帶清零端的4位寄存器。
題型：?jiǎn)柎痤}
請(qǐng)根據(jù)所學(xué)知識(shí)，用verilog-HDL硬件描述語(yǔ)言設(shè)計(jì)一個(gè)8-3線編碼器，真值表如下圖。其中：輸入8個(gè)互斥的信號(hào)，輸出3位二進(jìn)制代碼。
題型：?jiǎn)柎痤}
編寫(xiě)一個(gè)2選1多路器。（輸入a，b；輸出out；輸出由sl電平控制0是a、1是b）。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)8位計(jì)數(shù)器。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)帶復(fù)位端且對(duì)輸入時(shí)鐘clk進(jìn)行二分頻模塊，設(shè)計(jì)要求：復(fù)位信號(hào)為同步、高電平有效，時(shí)鐘的下降沿觸發(fā)。
題型：?jiǎn)柎痤}
編寫(xiě)一個(gè)4位的全加器。（輸入兩個(gè)加數(shù)a、b；和sum；進(jìn)位輸入cin；進(jìn)位輸出cout）。
題型：?jiǎn)柎痤}
觸發(fā)器設(shè)計(jì)程序如下，補(bǔ)全程序。
題型：?jiǎn)柎痤}