8-3編碼器的真值表如下表所示，完成整個程序的編寫。

四位全加器程序如下，補全程序。

編寫一個帶預置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號如下圖所示。

請根據(jù)所學知識，用verilog-HDL硬件描述語言設計一個8-3線編碼器，真值表如下圖。其中：輸入8個互斥的信號，輸出3位二進制代碼。

同步D觸發(fā)器的程序如下，補全程序。

設計一個異步清零D觸發(fā)器。

利用verilog語言設計一個1/2分頻器。

設計一奇偶校驗位生成電路，輸入八位總線信號bus，輸出及校驗位odd，偶校驗位even。

使用verilog設計一個七段數(shù)碼管譯碼器。

編寫一個2選1多路器。（輸入a，b；輸出out；輸出由sl電平控制0是a、1是b）。