設計一個D觸發(fā)器。

利用賦值語句設計組合邏輯的3‐8譯碼器設計程序如下，補全程序。

設計一個同步清零D觸發(fā)器。

同步D觸發(fā)器的程序如下，補全程序。

利用verilog語言設計一個1/2分頻器。

編寫一個4位的全加器。（輸入兩個加數(shù)a、b；和sum；進位輸入cin；進位輸出cout）。

設計一個8‐3編碼器。

設計一個帶使能的3-8譯碼器，使能信號en為高電平時真值表如下。

下面是一個三態(tài)門的程序，其中使能端為en，低電平時，三態(tài)門屬于高阻狀態(tài)。請把缺少的部分補充完整。

設計一個異步清零D觸發(fā)器。