使用verilog設(shè)計(jì)一個七段數(shù)碼管譯碼器。

下面是一個三態(tài)門的程序，其中使能端為en，低電平時，三態(tài)門屬于高阻狀態(tài)。請把缺少的部分補(bǔ)充完整。

設(shè)計(jì)一個觸發(fā)器。

用Veriog描述帶清零端的4位寄存器。

設(shè)計(jì)一奇偶校驗(yàn)位生成電路，輸入八位總線信號bus，輸出及校驗(yàn)位odd，偶校驗(yàn)位even。

編寫一個4位的全加器。（輸入兩個加數(shù)a、b；和sum；進(jìn)位輸入cin；進(jìn)位輸出cout）。

使用case語句實(shí)現(xiàn)四選一多路選擇器。

設(shè)計(jì)一個8位計(jì)數(shù)器。

補(bǔ)充完整下面D觸發(fā)器的程序代碼。

設(shè)計(jì)一個帶使能的3-8譯碼器，使能信號en為高電平時真值表如下。