8-3編碼器的真值表如下表所示，完成整個程序的編寫。

觸發(fā)器設(shè)計程序如下，補全程序。

利用Verilog語言設(shè)計一位半加法器。輸入信號：被加數(shù)a；加數(shù)b；輸出信號：和數(shù)sum；進位count。

用Veriog描述帶清零端的4位寄存器。

設(shè)計一個4位計數(shù)器。

使用case語句實現(xiàn)四選一多路選擇器。

數(shù)據(jù)選擇器是在多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路選出來的電路。根據(jù)下表（8選1數(shù)據(jù)選擇器的真值表）編寫Verilog代碼。

設(shè)計一個異步清零D觸發(fā)器。

編寫一個4位的全加器。（輸入兩個加數(shù)a、b；和sum；進位輸入cin；進位輸出cout）。

利用賦值語句設(shè)計組合邏輯的3‐8譯碼器設(shè)計程序如下，補全程序。