設(shè)計一個D觸發(fā)器。

設(shè)計一個異步清零D觸發(fā)器。

同步D觸發(fā)器的程序如下，補全程序。

設(shè)計一個8位計數(shù)器。

半加器的程序如下，補全程序。

數(shù)據(jù)選擇器是在多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路選出來的電路。根據(jù)下表（8選1數(shù)據(jù)選擇器的真值表）編寫Verilog代碼。

8-3編碼器的真值表如下表所示，完成整個程序的編寫。

設(shè)計一奇偶校驗位生成電路，輸入八位總線信號bus，輸出及校驗位odd，偶校驗位even。

設(shè)計一個觸發(fā)器。

利用Verilog語言設(shè)計一位半加法器。輸入信號：被加數(shù)a；加數(shù)b；輸出信號：和數(shù)sum；進(jìn)位count。