編寫一個4位的全加器。（輸入兩個加數(shù)a、b；和sum；進位輸入cin；進位輸出cout）。

如下圖，并根據(jù)時間狀態(tài)圖把程序補充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數(shù)據(jù)。

設(shè)計一個有清零、使能、裝載功能的四位十進制減1計數(shù)器。清零低有效，使能、裝載高有效。功能優(yōu)先級為清零>裝載>使能。

設(shè)計一個觸發(fā)器。

利用Verilog語言設(shè)計一位半加法器。輸入信號：被加數(shù)a；加數(shù)b；輸出信號：和數(shù)sum；進位count。

使用Verilog語言設(shè)計一個脈沖發(fā)生器。

使用verilog設(shè)計一個七段數(shù)碼管譯碼器。

設(shè)計一個順序脈沖。

設(shè)計一個帶復(fù)位端且對輸入時鐘clk進行二分頻模塊，設(shè)計要求：復(fù)位信號為同步、高電平有效，時鐘的下降沿觸發(fā)。

同步D觸發(fā)器的程序如下，補全程序。