A.VHDL語(yǔ)言是針對(duì)電路功能的描述，其語(yǔ)言具有并行特性
B.電路內(nèi)部的模塊之間用信號(hào)線進(jìn)行連接，因此信號(hào)的傳遞具有延遲特性
C.其語(yǔ)言具有對(duì)電路模型及對(duì)外輸入輸出端口信號(hào)的定義，外部的封裝與管腳也是硬件特性的表現(xiàn)
D.語(yǔ)言與C語(yǔ)言類似，語(yǔ)句執(zhí)行是按照指令一條一條按順序執(zhí)行的

A.實(shí)體名和文件名盡量一致，定義名稱由英文字母、下劃線和0-9的數(shù)字構(gòu)成，結(jié)尾可以用下劃線和數(shù)字
B.實(shí)體名和文件名盡量一致，定義名稱由英文字母、下劃線和0-9的數(shù)字構(gòu)成，其數(shù)字和下劃線只能放中間
C.實(shí)體名和文件名盡量一致，定義名稱由英文字母、下劃線和0-9的數(shù)字構(gòu)成，只能用英文字母開(kāi)頭，結(jié)尾不能用下劃線
D.實(shí)體名和文件名盡量一致，定義名稱由英文字母、下劃線和0-9的數(shù)字構(gòu)成，開(kāi)頭和結(jié)尾都無(wú)要求

A.所有數(shù)碼管在同一時(shí)間能被全部點(diǎn)亮（眼睛視角暫留時(shí)間），但同一時(shí)刻只有唯一的數(shù)碼管被點(diǎn)亮
B.所有數(shù)碼管在同一個(gè)時(shí)間不能被全部點(diǎn)亮（眼睛視角暫留時(shí)間）
C.所有數(shù)碼管在同一個(gè)時(shí)刻能被同時(shí)點(diǎn)亮
D.所有數(shù)碼管在同一時(shí)刻不能被全部點(diǎn)亮，眼睛看到的是一個(gè)一個(gè)被點(diǎn)亮

A.將設(shè)計(jì)好的語(yǔ)言進(jìn)行綜合、布局布線、再生成BIT文件下載到FPGA芯片
B.將語(yǔ)言表達(dá)電路的端口信號(hào)與選定FPGA芯片的管腳進(jìn)行關(guān)聯(lián)，再編程產(chǎn)生下載到芯片需求的二進(jìn)制代碼
C.選擇適合的器件將語(yǔ)言轉(zhuǎn)換成電路放入該芯片
D.將設(shè)計(jì)好的語(yǔ)言下載到FPGA芯片里

A.是將語(yǔ)言表達(dá)的電路，轉(zhuǎn)換成底層的門級(jí)電路圖
B.類似于仿真是對(duì)電路的功能進(jìn)行驗(yàn)證
C.綜合僅僅是對(duì)設(shè)計(jì)的語(yǔ)法進(jìn)行檢查
D.等同于C語(yǔ)言中的設(shè)計(jì)編譯，產(chǎn)生底層的二進(jìn)制機(jī)器代碼