已知某N溝道增強(qiáng)型MOS場效應(yīng)管的。下表給出了四種狀態(tài)下和的值，那么各狀態(tài)下器件的工作狀態(tài)為（）。

CG放大器具有較（）的輸入電阻和較（）的輸出電阻。?

?某次電路實(shí)驗(yàn)中，一同學(xué)按如下電路圖連接電路，完成實(shí)驗(yàn)。其中D0，D1端為輸入端，S0與S1為輸出端。在實(shí)驗(yàn)過程中，該同學(xué)觀測到輸出端S0，S1端輸出電平分別為邏輯高電平，邏輯低電平。請問此刻電路輸入端D0，D1電平可能分別為（）。

?6位7段數(shù)碼管動態(tài)顯示模塊如圖，要求人眼看到所有數(shù)碼管同時顯示各自對應(yīng)的數(shù)字，控制數(shù)碼管位選信號的動態(tài)掃描時鐘信號頻率約為多少？（）

當(dāng)VGS=0時，能夠?qū)ǖ腗OS管為（）

?CG放大器的性能描述合理的是（）。

現(xiàn)在定義了一個1位的加法器addbit（ci，a，b，co，sum），模塊的結(jié)果用表達(dá)式表示為{co，sub}=a+b+ci，其中a，b為兩個加數(shù)，ci為來自低位的進(jìn)位，sum為和，co為向高位的進(jìn)位，如果以此1位加法器構(gòu)建四位加法器，同時定義頂層模塊中的端口信號和中間變量的定義：下面通過層次調(diào)用的方式進(jìn)行邏輯實(shí)現(xiàn)中的表達(dá)式正確的是（）。

?CS、CG和CD三種組態(tài)中，最適合做電壓放大器的還是CS放大器。

在對數(shù)字鐘計時、校時模塊進(jìn)行仿真時，設(shè)秒信號的周期為10ns，若要觀察24時制計數(shù)是否正確，那么在復(fù)位信號無效，計時使能信號有效的情況下，仿真需運(yùn)行多長時間？（）

?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是（）。