使用verilog設(shè)計(jì)一個(gè)七段數(shù)碼管譯碼器。

用Veriog描述帶清零端的4位寄存器。

編寫一個(gè)帶預(yù)置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號如下圖所示。

8-3編碼器的真值表如下表所示，完成整個(gè)程序的編寫。

觸發(fā)器設(shè)計(jì)程序如下，補(bǔ)全程序。

設(shè)計(jì)一個(gè)D觸發(fā)器。

設(shè)計(jì)一個(gè)順序脈沖。

利用Verilog語言設(shè)計(jì)一位半加法器。輸入信號：被加數(shù)a；加數(shù)b；輸出信號：和數(shù)sum；進(jìn)位count。

利用賦值語句設(shè)計(jì)組合邏輯的3‐8譯碼器設(shè)計(jì)程序如下，補(bǔ)全程序。

設(shè)計(jì)一個(gè)異步清零D觸發(fā)器。