網(wǎng)站首頁考試題庫熱門試題智能家居網(wǎng)課試題

大學試題

題庫首頁每日一練章節(jié)練習

計算機科學verilog問答題每日一練(2020.01.09)

來源：考試資料網(wǎng)

1.問答題進程語句的啟動條件是怎樣？

參考答案：進程語句的啟動條件是敏感信號發(fā)生變化，則進程語句啟動，并且從上到下執(zhí)行一次，然后就處于等待狀態(tài)，當敏感信號再發(fā)生變化，再...

點擊查看完整答案

2.問答題在進程中什么情況下綜合為時序電路？什么情況下綜合為組合電路？

參考答案：在進程中只有當敏感信號是沿觸發(fā)（即上升沿或下降沿）時，此時綜合為時序電路；而在進程中只有當敏感信號是電平沿觸發(fā)時，此時綜...

點擊查看完整答案

3.問答題試設計一個 3/8 譯碼器，規(guī)定模塊定義為 module Decoder(Out,In,En),其中 Out為譯碼器輸出，In 為譯碼器輸入，En 為譯碼使能輸入。要求：寫出 3/8 譯碼器 Verilog HDL設計程序并注釋.

參考答案：

4.問答題在Verilog語言中什么情況下必需使用復合語句？表達一個復合語句的的語法是怎樣的？

參考答案：在進程語句中，其條件和循環(huán)語句中，只能執(zhí)行一條語句，當多于一條語句時，則要采用復合語句，復合語句以begin開頭，以 e...

點擊查看完整答案

5.問答題設計一個移位寄存器。

參考答案：