計(jì)算機(jī)科學(xué)verilog多項(xiàng)選擇題每日一練(2020.03.25)

來源：考試資料網(wǎng)

1.問答題 根據(jù)下面的程序，畫出產(chǎn)生的信號(hào)波形。

2.問答題在進(jìn)程中什么情況下綜合為時(shí)序電路？什么情況下綜合為組合電路？

3 下列描述中采用時(shí)鐘正沿觸發(fā)且reset異步下降沿復(fù)位的代碼描述是（）

4.問答題用verilog語言編寫一個(gè)二進(jìn)制半減器。

5.填空題Verilog 語言規(guī)定的兩種主要的數(shù)據(jù)類型分別是 wire(或 net) 和 reg 。程序模塊中輸入，輸出信號(hào)的缺省類型為（）。