計算機科學(xué)verilog名詞解釋每日一練(2020.03.25)

來源：考試資料網(wǎng)

1.填空題Verilog HDL中任務(wù)可以調(diào)用其他任務(wù)和（）。

2 基于EDA軟件的FPGA/CPLD設(shè)計流程為：原理圖/HDL文本輸入→綜合→_____→_____→適配→編程下載→硬件測試。正確的是（）。
①功能仿真
②時序仿真
③邏輯綜合
④配置
⑤分配管腳

3.問答題 補充完整下面D觸發(fā)器的程序代碼。

4.問答題設(shè)計一帶異步復(fù)位端、異步置數(shù)段（低電平有效）的四位加法計數(shù)器，時鐘clk上升沿有效），復(fù)位信號clr，置數(shù)信號load、輸入數(shù)據(jù)data、輸出qout。

5.問答題設(shè)計一個移位寄存器。