計(jì)算機(jī)科學(xué)verilog名詞解釋每日一練(2020.03.25)

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1.填空題Verilog HDL中任務(wù)可以調(diào)用其他任務(wù)和（）。

2 基于EDA軟件的FPGA/CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入→綜合→_____→_____→適配→編程下載→硬件測(cè)試。正確的是（）。
①功能仿真
②時(shí)序仿真
③邏輯綜合
④配置
⑤分配管腳

3.問(wèn)答題 補(bǔ)充完整下面D觸發(fā)器的程序代碼。

4.問(wèn)答題設(shè)計(jì)一帶異步復(fù)位端、異步置數(shù)段（低電平有效）的四位加法計(jì)數(shù)器，時(shí)鐘clk上升沿有效），復(fù)位信號(hào)clr，置數(shù)信號(hào)load、輸入數(shù)據(jù)data、輸出qout。

5.問(wèn)答題設(shè)計(jì)一個(gè)移位寄存器。