下面是一個三態(tài)門的程序，其中使能端為en，低電平時，三態(tài)門屬于高阻狀態(tài)。請把缺少的部分補充完整。

使用verilog設(shè)計一個七段數(shù)碼管譯碼器。

觸發(fā)器設(shè)計程序如下，補全程序。

設(shè)計一個觸發(fā)器。

編寫一個2選1多路器。（輸入a，b；輸出out；輸出由sl電平控制0是a、1是b）。

設(shè)計一個順序脈沖。

8-3編碼器的真值表如下表所示，完成整個程序的編寫。

同步D觸發(fā)器的程序如下，補全程序。

請根據(jù)所學知識，用verilog-HDL硬件描述語言設(shè)計一個8-3線編碼器，真值表如下圖。其中：輸入8個互斥的信號，輸出3位二進制代碼。

利用verilog語言設(shè)計一個1/2分頻器。